电荷泵锁相回路
电荷泵锁相回路(Charge-pump phase-locked loop)简称CP-PLL,是一种鉴相器适用于方波输入信号的锁相回路[1]。CP-PLL可以快速的锁定到输入信号的相位,可以达到很低的稳态相位误差[2]。
鉴相器(PFD)
编辑鉴相器(PFD)是由参考信号(Ref)以及受控输出(VCO)信号的下缘所触发。PFD 的输出信号只有三个状态:0, ,和 。 参考信号的下缘会使PFD切换到较高的状态,若PFD已经在 就不会变动。 VCO信号的下缘会使PFD切换到较低的状态,若PFD已经在 就不会变动。 若二个信号的下缘同时出现,PFD会切换到0。
CP-PLL的数学模型
编辑第一个二阶CP-PLL的数学模型是由佛洛依德·加德纳在1980年提出的[2]。M. van Paemel在1994年提出了不考虑VCO过载(overload)的非线性模型[3],N. Kuznetsov等人在2019年优化该模型[4]。也有学者在推导考虑VCO过载的CP-PLL解析解数学模型[5]。
CP-PLL的数学模型可以针对一些参数进行解析的预估,例如hold-in范围(在VCO没有过载的情形下,可能进行锁相的输入信号频率范围),及捕获范围(pull-in range,在CP-PLL任意初始状态下,CP-PLL最终可以锁相的输入信号频率范围)[6]。
二阶CP-PLL的连续时间线性模型以及加德纳的猜想
编辑加德纳的分析是以以下的近似为基础[2]:每个参考信号的周期内,PFD非零的时间区间为
CP-PLL的PDF平均输出为
对应的传递函数为
若用滤波器传递函数 以及VCO传递函数 ,可以得到加德纳的二阶CP-PLL线性近似平均模型:
佛洛依德·加德纳在1980年以上述的理解,提出了猜想:“实际电荷泵锁相回路的暂态响应,预期会和等效传统PLL的暂态响应几乎相同。”[2]:1856(加德纳对CP-PLL的猜想)。 依照加德纳的结果,也类似Egan在type 2 APLL捕获范围的猜想,Amr M. Fahim在其书中猜想[7]:6:为了要达到无限大的捕获范围,CP-PLL的回路滤波器需要使用主动滤波器(Fahim-Egan在type II CP-PLL捕获范围的猜想)。
二阶CP-PLL的连续时间非线性模型
编辑为了简化推导,但不失去通用性,假设VCO和参考信号在其相位为整数时为其下降缘。 令参考信号第一个下降缘的时间为 。 PFD状态 会依PFD的初始状态 ,VCO的初始相位移 ,以及参考信号 的值而不同。
若利用电阻和电容制作纯PI(比例积分)的滤波器,其输入电流 和输出电压 的关系为
其中 是电阻, 是电感。 是电容器的电压。 控制信号 会调整VCO频率:
其中 是VCO的自由运行频率 (也就是 ), 是VCO增益(灵敏度)、 是VCO相位。 最后,CP-PLL连续时间非线性数学模型如下
其中有以下的不连续分段常数非线性
初始条件为 . 此模型是非线性、非自主式、不连续的开关系统。
二阶CP-PLL的离散时间非线性模型
编辑假设参考信号频率为常数: 其中 、 和 是参考资料的周期、频率和相位。
令 , 这表示 是第一个PFD输出为0的时间 (若 ,则 ) 且 是VCO或参考信号的第一个下降缘。 其且,可以定义对应的递减数列 、 ,其中 。
令 . 则在 时, 是非零的常数( )。 令 为PFD脉波宽度(PFD输出为非零长度的时间区间)乘以PFD输出的正负号:
- for
- for
若VCO的下降缘在参考信号的下降缘之前,则 ,反之,可得 。 可以看出二个信号下降缘的先后顺序。在 区间内,PFD输出为零,PFD :
- for .
将 变成下式的变数变换[8] 可以让参数减至二个:
此处 是正规化的相位偏移, 是VCO频率 相对于参考频率 的比例。
最后,不考虑VCO过载的二阶CP-PLL离散时间模型如下[4][6]
其中
此离散时间模型只在 有一个稳态,可以估计hold-in范围和捕获范围[6]。
若VCO过载,也就是 为零, 或者是以下的式子 或 , 则需要考虑额外的CP-PLL动态特性[5]。 针对任何参数,只要VCO和参考信号的频率差够大,就会使VCO过载。 在实务上,需避免VCO的过载。
高阶CP-PLL的非线性模型
编辑高阶CP-PLL非线性模型推导和超越方程有关,无法求得解析解,需要用近似的方式计算[9]
参考资料
编辑- ^ USA US3714463A,Jon M. Laune,“Digital frequency and/or phase detector charge pump”,发表于1973-01-30
- ^ 2.0 2.1 2.2 2.3 F. Gardner. Charge-pump phase-lock loops. IEEE Transactions on Communications. 1980, 28 (11): 1849–1858. Bibcode:1980ITCom..28.1849G. doi:10.1109/TCOM.1980.1094619.
- ^ M. van Paemel. Analysis of a charge-pump pll: A new model. IEEE Transactions on Communications. 1994, 42 (7): 2490–2498. doi:10.1109/26.297861.
- ^ 4.0 4.1 N. Kuznetsov, M. Yuldashev, R. Yuldashev, M. Blagov, E. Kudryashova, O. Kuznetsova, and T. Mokaev. Comments on van Paemel's mathematical model of charge-pump phase-locked loop (PDF). Differential Equations and Control Processes. 2019, 1: 109–120 [2021-06-16]. (原始内容 (PDF)存档于2022-01-20).
- ^ 5.0 5.1 N. Kuznetsov, M. Yuldashev, R. Yuldashev, M. Blagov, E. Kudryashova, O. Kuznetsova, T. Mokaev. Charge pump phase-locked loop with phase-frequency detector: closed form mathematical model 1901 (1468). 2020. arXiv:1901.01468 .
- ^ 6.0 6.1 6.2 N.V. Kuznetsov, A.S. Matveev, M.V. Yuldashev, R.V. Yuldashev. Nonlinear analysis of charge-pump phase-locked loop: the hold-in and pull-in ranges. IFAC World Congress. 2020. arXiv:2005.00864 .
- ^ Fahim, Amr M. Clock Generators for SOC Processors: Circuits and Architecture. Boston-Dordrecht-London: Kluwer Academic Publishers. 2005.
- ^ P. Curran, C. Bi, and O. Feely. Dynamics of charge-pump phase-locked loops. International Journal of Circuit Theory and Applications. 2013, 41 (11): 1109–1135. doi:10.1002/cta.1814.
- ^ C. Hedayat, A. Hachem, Y. Leduc, and G. Benbassat. Modeling and characterization of the 3rd order charge-pump PLL: a fully event-driven approach. Analog Integrated Circuits and Signal Processing. 1999, 19 (1): 25–45. S2CID 58204942. doi:10.1023/A:1008326315191.