第五代双倍资料率同步动态随机存取存储器(英语:double data rate fifth-generation synchronous dynamic random-access memory,缩写DDR5 SDRAM)是一种高带宽电脑存储器规格。它属于SDRAM家族的存储器产品。

DDR5 SDRAM
16 GiB DDR5-4800 1.1 V UDIMM 内存
研发商JEDEC
类型SDRAM
产品世代5代
发布日期2020年7月14日[1]
前代机种DDR4 SDRAM

英特尔公司Geof Findley称,JEDEC项目在2016年发布DDR5 SDRAM规范,该种存储器将在2020年向最终用户提供。截至2017年2月,JEDEC部分规范信息已经公开。[2][3][4]而2017年4月的新闻显示,JEDEC宣布将在当年6月公布更多信息,DDR5设计规范将于次年出炉[5]

2018年11月,SK海力士宣布研发完成,预计2020年量产。[6] 2021年,十铨科技率先上市DDR5 4800 16X2包存储器。[来源请求]

内存芯片 编辑

虽然前几代SDRAM允许使用由内存芯片和无源布线(加上小型串行检测ROM)组成的无缓冲 DIMM,但 DDR5 DIMM 需要额外的缓冲电路,使得 DIMM 的接口不同于 RAM 芯片本身的接口。

DDR5 LRDIMM 使用 12V 电压,UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源,[7]并使用板载电路(电源管理集成电路和相关的组件)转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源,并反映了 CPU 稳压器的发展。

与 DDR4 不同,所有 DDR5 芯片都具有芯片内ECC,在将数据发送到 CPU 之前检测并纠正错误。但是,这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片,从而降低每个芯片的缺陷率。但请注意,DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据,让 CPU 检测和纠正传输过程中发生的错误。[8]

双控制器双通道 编辑

处理器对每条 DIMM 内存,均设有两个独立控制器,架构上两条存储器组成双控制器双通道。虽然早期的 SDRAM 有一条 CA(命令/地址)总线控制 64 条(用于非 ECC)或 72 条(用于 ECC)数据线,但在 DDR5 DIMM 时则由两条 CA 总线控制:32 条(非 ECC)或 40 条(ECC)数据每条线,总共 64 或 80 条数据线。该总线宽度乘以两倍的最小突发长度(16 字节)保留了 64 字节的最小访问大小,这与 x86 微处理器使用的高速缓存行大小相匹配。

参考资料 编辑

  1. ^ Smith, Ryan. DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond. AnandTech. 2020-07-14 [2020-07-15]. (原始内容存档于2021-04-05). 
  2. ^ JEDEC Memory Workshops: DDR5, NVDIMM-P, DRAM Tutorial. JEDEC. [2017-03-30]. (原始内容存档于2017-03-16) (英语). 
  3. ^ DDR5記憶體終於殺到!一個悲凉英雄. 快科技. [2017-02-13]. (原始内容存档于2017-02-14) (中文(中国大陆)). 
  4. ^ DDR5記憶體詳细規格公布:2020年普及!. 快科技. [2017-02-13]. (原始内容存档于2017-02-14) (中文(中国大陆)). 
  5. ^ JEDEC:比DDR4快兩倍的DDR5將在明年底定. iThome. 2017-04-03 [2017-09-22]. (原始内容存档于2017-09-22) (中文(台湾)). 
  6. ^ SK 海力士發表次代記憶體 DDR5,滿足大數據、AI 需求. TechNews 科技新报. [2019-04-25]. (原始内容存档于2019-04-25) (中文(台湾)). 
  7. ^ Wayback Machine (PDF). web.archive.org. [2022-07-29]. 原始内容存档于2021-10-29. 
  8. ^ Why DDR5 does NOT have ECC (by default), [2022-07-29], (原始内容存档于2022-07-29) (中文(中国大陆))