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高頻寬記憶體

计算机随机存储器

高頻寬記憶體（英語：High Bandwidth Memory，縮寫HBM），是三星電子、超微半導體和SK海力士發起的一種基於3D堆疊工藝的高效能DRAM，適用於高記憶體頻寬需求的應用場合，與高效能圖形處理器、網絡交換及轉發裝置（如路由器、交換器）、高效能數據中心的AI特殊應用集成電路結合使用，在 CPU 中用作包內高速緩衝記憶體，在即將推出的 CPU 和 FPGA 中用作包內 RAM，還用於某些超級電腦（如 NEC SX-Aurora TSUBASA 和富士通 A64FX）。[1][2]首款HBM主記憶體晶片由SK海力士於2013年生產，[3]首款使用高頻寬記憶體的裝置是AMD Radeon Fury系列顯示核心[4][5]。

採用高頻寬記憶體的顯示卡橫截面概略圖，更多詳見矽穿孔工藝（TSV）

2013年10月，高頻寬記憶體正式被JEDEC採納為業界標準。[6]第二代高頻寬記憶體（HBM2）於2016年1月被JEDEC採納。[7]NVIDIA在該年發表的新款旗艦型Tesla運算加速卡 —— Tesla P100、AMD的Radeon RX Vega系列、Intel的Knight Landing也採用了第二代高頻寬記憶體。

技術細節

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相比較DDR4或GDDR5而言，高頻寬記憶體以更小的體積、更少的功率達到更高的頻寬。[8]通過堆疊多達八個DRAM晶片裸晶（即三維集成電路）和一個可選的基本晶片（包括緩衝電路和測試邏輯）來實現。[9]堆疊通常通過基板連接到 GPU 或 CPU 上的主記憶體控制器。另外，記憶體晶片也可以直接堆疊在CPU或GPU晶片上。[10][11]堆疊內，晶片通過矽穿孔（TSV）及微突起（英語：microbump）相連接的可選基底裸晶，附帶主記憶體控制器。高頻寬記憶體技術原理上與美光科技開發的混合主記憶體立方體（英語：Hybrid Memory Cube）介面類似，但不相容。[12][13]

高頻寬記憶體主記憶體匯流排與其他DRAM主記憶體（如DDR4或GDDR5）相比更加寬闊。在擁有四塊DRAM裸晶的高頻寬記憶體堆（4-Hi）上，每個裸晶均有兩條128位元的信道，四塊加起來總共有八條。搭載四塊4-Hi高頻寬記憶體堆的圖形卡（GPU）將擁有4096位元寬的主記憶體匯流排。做個比較，GDDR主記憶體給圖形顯示卡的信道寬度為32位元，其主記憶體介面則為512位元。[14]高頻寬記憶體最高支援每個封裝4GB的主記憶體。

相比較DDR4或GDDR5而言，主記憶體的最大連接數越多，高頻寬記憶體就需要以更新的方法連接至圖形處理器（或其他處理器）。[15]AMD和輝達均使用為特定目的打造的矽片——中介層，來連接主記憶體及圖形處理器。中介層需要將主記憶體與處理器放置在相鄰的位置，以減短主記憶體路徑。但由於半導體器件製造的製造費用比印刷電路板的高出不少，客戶也需花費更多金錢購買此類產品。

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    HBM DRAM晶片
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    HBM控制器晶片
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    AMD Radeon R9 Nano顯示卡GPU包上的HBM主記憶體

介面

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高頻寬記憶體DRAM需要將宿主計算裸晶與分為多個獨立信道的分散式介面緊密結合起來。這些信道相互之間完全獨立，且不一定同步。高頻寬記憶體DRAM使用寬介面架構來執行高速、節能的計算操作。高頻寬記憶體DRAM使用500 MHz的差分時鐘 CK_t / CK_c（字首「_t」表示「真」（True）、「正值」（Positvie）及差分對組件（Components of differential pair），「_c」則代表「互補」部分（Complementary））。指令在CK_t和CK_c的訊號上升沿註冊。每個信道以雙數據速率（DDR）管理128位元的數據匯流排。高頻寬記憶體支援每針1 GT/s（英語：GT/s）（1位元）的傳輸速率，總體封裝頻寬則能達到128 GB/s。[16]

HBM2

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第二代高頻寬記憶體（HBM2）指定了每堆8個裸晶及每幀傳輸速度上至2 GT/s（英語：GT/s）的標準。為保持1024位元寬的訪問，第二代高頻寬記憶體得以在每個封裝中達到256GB/s的主記憶體頻寬及上至8GB的主記憶體。業界預測第二代HBM在極其需要效能的應用程式（如虛擬實境）中至關重要。[17]

2016年1月19日，三星集團宣佈進入大量生產第二代高頻寬記憶體的早期階段，每堆擁有高達8GB的主記憶體。[18][19]SK海力士同時宣佈於2016年8月發佈4GB版本的主記憶體。[20]

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    HBM2 DRAM晶片
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    HBM2控制器晶片
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    Radeon RX Vega 64 GPU的HBM2中介層，已移除HBM晶片；GPU仍在原位

HBM2E

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2018年下半年，JEDEC宣佈升級第二代HBM標準，提升頻寬及其能力。[21]官方標準中明確每堆最高307GB/s（有效數據速率則為2.4Tbit/s），但就實際而言，市面上已早有以此速度執行的產品。除此之外，標準還添加了對12-Hi堆的支援，使每堆24GB的主記憶體成為可能。

2019年3月20日，三星發佈了Flashbolt HBM2E，每個堆疊有8個晶片，傳輸速率為3.2 GT/s，每個堆疊總共提供16 GB和410 GB/s。[22]8月12日，SK海力士宣佈推出HBM2E，每個堆疊有8個晶片，傳輸速率為3.6 GT/s，每個堆疊總共提供16 GB和460 GB/s，[23][24]2020年7月2日，宣佈開始量產。[25]

HBM3

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第三代高頻寬記憶體（HBM3）於2016年正式發佈，[26][27]此代標準擴大了主記憶體容量、提升了主記憶體頻寬（512GB/s或更高）並降低了電壓與價格。人們猜測高頻寬記憶體的密度增加是因為裸晶數量及其密度的增加導致。業界尚未宣佈正式發佈日期。三星專家預測在2020年前進行第三代高頻寬記憶體的量產。

 
HBM截面簡圖

HBM4

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為了打造能進行百億億次計算（英語：Exascale computing）的高效能電腦，慧與科技預測OPGHC HBM3+及HBM4將在2022年至2024年間發佈。更為強大的堆疊能力及更高的物理密度理論上應能讓每塊插槽的可定址主記憶體及執行速度更上一層樓。HBM3+的計劃速度為4 TB/s，每塊插槽的計劃可定址主記憶體（做個類比，AMD的高端EPYC晶片在每個插槽上可以150GB/s的速度定址）。[28]有了32 Gbit（4 GB）的DRAM裸晶，再加上HBM3+每堆上的16片裸晶，每個HBM3+組件理論上能提供64GB的容量。

歷史

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AMD Fiji（英語：Graphics Core Next），首款使用高頻寬記憶體技術的圖形處理器

早在2008年，AMD就開始着手研發高頻寬記憶體來解決日益增長的能源使用及電腦主記憶體的形狀因數。其中，AMD進階研究員布賴恩·布萊克（Bryan Black）解決了裸晶堆疊問題。AMD還從主記憶體行業（SK海力士）、插入器行業（聯華電子）及封裝行業（日月光半導體）的合作夥伴中獲得了幫助，讓高頻寬記憶體從設想變成現實。[29]2015年，SK海力士在韓國利川市的工廠正式開始量產。

在2010年AMD與SK海力士共同發表提案後的2013年10月，高頻寬記憶體被JEDEC設立為業界標準（JESD235）。[6]首款使用高頻寬記憶體的裝置是AMD Radeon Fury系列顯示核心，其驅動了AMD Radeon R9 Fury X。[30][4][31]

第二代高頻寬記憶體則於2016年1月被JEDEC認可為業界標準（JESD235a）。[7]首款使用第二代高頻寬記憶體技術的圖形處理器是於2016年4月發佈的輝達 Tesla P100。[32][33]

未來

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在2016年8月的熱門晶片（英語：Hot Chips）上，三星與海力士均宣佈了下一代高頻寬記憶體技術。[34][35]兩家公司都預計下一代產品的裸晶密度、頻寬得到提升，同時減少能源消耗。三星還宣佈將發佈低成本版本的高頻寬記憶體，此類產品將移除快取裸晶、減少矽穿孔，並將總頻寬降至200GB/s。

另請參閱

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參考文獻

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  1. ^ Shilov, Anton. Intel Confirms On-Package HBM Memory Support for Sapphire Rapids. Tom's Hardware. December 30, 2020 [January 1, 2021] （美國英語）. 
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  3. ^ History: 2010s. SK Hynix. [7 March 2023]. 
  4. ^ 4.0 4.1 Smith, Ryan. The AMD Radeon R9 Fury X Review. Anandtech. 2015-07-02 [2016-08-01]. （原始內容存檔於2016-07-22）. 
  5. ^ Morgan, Timothy Prickett. Future Nvidia ‘Pascal’ GPUs Pack 3D Memory, Homegrown Interconnect. EnterpriseTech. 2014-03-25 [2014-08-26]. （原始內容存檔於2014-08-26）. Nvidia will be adopting the High Bandwidth Memory (HBM) variant of stacked DRAM that was developed by AMD and Hynix 
  6. ^ 6.0 6.1 High Bandwidth Memory (HBM) DRAM (JESD235) （頁面存檔備份，存於互聯網檔案館）, JEDEC, October 2013
  7. ^ 7.0 7.1 JESD235a: High Bandwidth Memory 2. 2016-01-12 [2017-06-04]. （原始內容存檔於2019-06-07）. 
  8. ^ HBM: Memory Solution for Bandwidth-Hungry Processors 互聯網檔案館的存檔，存檔日期2015-04-24., Joonyoung Kim and Younsu Kim, SK Hynix // Hot Chips 26, August 2014
  9. ^ Sohn et.al. (Samsung). A 1.2 V 20 nm 307 GB/s HBM DRAM With At-Speed Wafer-Level IO Test Scheme and Adaptive Refresh Considering Temperature Distribution. IEEE Journal of Solid-State Circuits. January 2017, 52 (1): 250–260. Bibcode:2017IJSSC..52..250S. S2CID 207783774. doi:10.1109/JSSC.2016.2602221. 
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  11. ^ Interposers. 
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  13. ^ Where Are DRAM Interfaces Headed? （頁面存檔備份，存於互聯網檔案館） // EETimes, 4/18/2014 "The Hybrid Memory Cube (HMC) and a competing technology called High-Bandwidth Memory (HBM) are aimed at computing and networking applications. These approaches stack multiple DRAM chips atop a logic chip."
  14. ^ Highlights of the HighBandwidth Memory (HBM) Standard （頁面存檔備份，存於互聯網檔案館）. Mike O』Connor, Sr. Research Scientist, NVidia // The Memory Forum – June 14, 2014
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外部連結

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