時脈閘控(英語:Clock gating)是一種在同步序向邏輯電路的一種定時器訊號技術,可以降低晶片功耗。時脈閘控通過在電路中增加額外的邏輯單元、優化時鐘樹結構來節省電能。[1]

可以通過以下幾種方式在設計中添加時脈閘控邏輯:

  1. 通過寄存器傳輸級編程中的條件選擇來實現使能訊號,從而在邏輯綜合過程自動被翻譯為時脈閘控;
  2. 通過實例化特殊的時脈閘控單元,來把時脈閘控插入到設計中去;
  3. 使用專門的時脈閘控工具添加。

參考文獻

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  1. ^ Power-efficient System Design, Preeti Ranjan Panda, Aviral Shrivastava, P.R. PANDA, B. v. n. Silpa, Krishnaiah Gummidipudi, Springer; 1st Edition. edition (September 17, 2010), Page 25,73, ISBN 978-1-4419-6387-1