網表

在電子設計自動化中，網表（英語：netlist），或稱連線表，是指用基礎的邏輯門來描述數碼電路連接情況的描述方式。由於邏輯門陣列有着連線表一樣的排列外觀，因此稱之為「網表」。

網表通常傳遞了電路連接方面的信息，例如模塊的實例、線網以及相關屬性。如果需要包含更多的硬件信息，通常會使用硬件描述語言，例如Verilog、VHDL或其他的專用語言來進行描述、驗證和仿真。高抽象層次（如寄存器傳輸級）的硬件描述可以通過邏輯綜合轉換為低抽象層次（邏輯門級）的電路連線網表，這一步驟目前可以使用自動化工具完成，這也大大降低了設計人員處理超大型積體電路的繁瑣程度。硬件廠商利用上述網表，可以製造具體的特殊應用積體電路或其他電路。一些相對較小的電路也可以在現場可程式化邏輯閘陣列上實現。

根據不同的分類，網表可以是物理或邏輯的，也可以是基於實例或基於線網的，抑或是平面的或多層次的，等等。