集成電路版圖

集成電路版圖（英語：integrated circuit layout），是真實集成電路物理情況的平面幾何形狀描述。集成電路版圖是集成電路設計中最底層步驟物理設計的成果，物理設計通過佈局、布線技術將邏輯綜合的成果——門級的網表轉換成物理版圖文件，這個文件包含了各個硬件單元在晶片上的形狀、面積和位置信息。版圖設計的結果必須遵守製造製程、時序、面積、功耗等的約束。版圖設計是藉助電子設計自動化工具來完成的。集成電路版圖完成後，整個集成電路設計流程基本結束。隨後，半導體加工廠會接收版圖文件，利用具體的半導體元件製造技術，來製造實際的硬件電路。

一個簡單的CMOS運算放大器的模擬集成電路版圖（輸入端位於左邊，補償電容位於右邊）。圖中藍色部分為金屬層，而綠色和棕色部分為N型和P型摻雜的半導體，紅色部分為多晶矽，交叉陰影區為電路的連線

如果以標準的工業流程進行集成電路製造，即化學、熱學以及一些與微影有關的變量可以得到精確控制，那麼最終製造出的集成電路的行為在很大程度上取決於不同「幾何形狀」之間的相互連接以及位置決定。集成電路佈局工程師的工作是將組成集成電路晶片的所有組件安置和連接起來，並符合預先的技術要求。通常這些技術要求包括性能、尺寸和製造可行性。在版圖圖形中，不同顏色圖形形狀可以分別代表金屬、二氧化矽或組成集成電路組件的其他半導體層。同時，版圖可以提供導體、隔離層、接觸、通孔、摻雜注入層等方面的信息。

生成的版圖必須經過一系列被稱為物理驗證的檢查流程。設計人員必須使版圖滿足製造製程、設計流程和電路性能三方面帶來的約束條件。其中，製造製程往往要求電路符合最小線寬等製程限制，而功率耗費、佔用面積也是考慮的因素。驗證流程中最常見的是分為：

• 設計規則檢查（design rule checking, DRC）：通常會對寬度、間距、面積等進行檢驗。
• 電路佈局驗證（layout versus schematic, LVS）：將原始電路圖的網表與版圖中提取出來的電路圖的網表加以比較。
• 版圖參數提取：從生成的版圖中提取關鍵參數，例如CMOS的長寬比、耦合電容等。另外可以獲得電路的邏輯門延遲和連線延遲參數，從而進行更精確的仿真。
• 電學規則檢查：檢查是否存在通路、短路、孤立節點等情況

在所有的驗證完成之後，，版圖數據會轉換到一種在工業界通用的標準格式，通常是GDSII格式，然後它會被送到半導體硬件廠商進行製造。這一數據傳送過程被稱為下線，這一術語源於這些數據以往是通過磁帶運輸到工廠的。半導體硬件廠商進一步將標準格式的數據轉換成另一種格式，並用它來生產用於進行半導體元件製造中微影步驟的光罩等精密規格的器材。

在集成電路發展的早期，集成電路的複雜程度較低，因此設計任務也沒如今那麼困難，其版圖設計主要依靠人工在不透明的磁帶和膠片上完成，這在一定程度上類似人們使用印刷電路板來完成中小型電路的設計。現代超大型積體電路的版圖設計通常需要在集成電路版圖編輯器等軟件的輔助下完成，大多數複雜的步驟都可以使用電子設計自動化工具代替人工勞動，包括佈局、布線工具等，但是工程師也必須掌握操作這些軟件的技術。整個有關版圖的物理設計、仿真往往涉及了大量文件格式。隨着計算機功能的不斷強化，自動化集成電路版圖工具軟件也不斷發展，諸如Synopsys、Mentor Graphics、Cadence、Compass和Daisy等公司的產品佔據了相當的市場份額。

相關條目

• 物理設計、佈局 (集成電路)、布線 (集成電路)
• 集成電路設計

延伸閱讀

• Saint, Christopher and Judy. (2002). IC Layout Basics. McGraw-Hill. ISBN 0-07-138625-4
• Clein, Dan. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
• Hastings, Alan. (2005). The Art of Analog Layout. Prentice Hall. ISBN 0-13-146410-8