Xilinx Vivado
Vivado Design Suite（也稱為 Xilinx Vivado 或 Vivado）是 Xilinx 開發的用於 HDL 設計的合成和分析的軟體套件，具有用於片上系統開發和高級綜合的附加功能。[4][5][6]，它取代了之前的 Xilinx ISE。[7][8][9]
 | |
| 開發者 | Xilinx |
|---|---|
| 首次發布 | 2012年4月[1] |
| 當前版本 | 2022.2[2]（2020年6月4日[3]） |
| 程式語言 | C++ |
| 作業系統 | Microsoft Windows, Linux |
| 語言 | 英語 |
| 類型 | EDA |
| 許可協議 | 共享軟體 |
| 網站 | www |
和較新版本的 ISE 一樣，Vivado 包含了內置的邏輯仿真器 ISIM （頁面存檔備份，存於網際網路檔案館）。[10]Vivado還引入了高級綜合，其工具鏈可將 C 代碼轉換為可程式邏輯。[5]
Xilinx 用 Vivado Design Suite 替換有15年的壽命的 ISE 軟體，花費了 1000 人·年的工作時間及 2 億美元。[11]
特性
編輯Vivado 於2012年4月推出，它是一個集成開發環境（IDE），具有在共享可伸縮數據模型（scalable data model）和公共調試環境（common debug environment）上構建的系統到IC級工具。Vivado 包含用於綜合和驗證基於 C 的算法 IP 核的電子系統級（ESL）設計工具；基於標準的算法和 RTL IP 包以供重用；基於標準的 IP 縫合和所有類型的系統構件的系統集成；以及塊和系統的驗證。[12]Vivado 的免費版本 WebPACK Edition 為設計人員提供了有限功能的設計環境。[13]
組件
編輯Vivado High-Level Synthesis（Vivado 高級綜合）是可將C、C ++ 和 SystemC 程序可以直接轉換以供 Xilinx 器件使用的編譯器，用戶可無需手動創建RTL。[14][15][16]Vivado 高級綜合支持 C++ 類、模板、函數和運算符重載。[17]Vivado 2014.1引入了對將 Xilinx 設備的 OpenCL 內核自動轉換為 IP 核的支持。[18]OpenCL 內核是可以在各種 CPU，GPU 和 FPGA 平台上執行的程序。
Vivado Simulator（Vivado 仿真器）是Vivado設計套件的組件。它是一種編譯語言模擬器，支持混合語言、TCL 腳本、加密 IP 核和增強的驗證。
Vivado IP Integrator（Vivado IP 核集成）使工程師可以通過大型 Xilinx IP 庫快速集成和配置 IP 核。該集成器還針對使用 Xilinx 的系統生成器（System Generator）和 Vivado 高級綜合構建的 MathWorks Simulink 設計進行了優化。[19]
Vivado TCL Store 是用於為 Vivado 開發附加組件的腳本系統，可用於添加和修改 Vivado 的功能。[18]TCL 即工具命令語言（Tool Command Language），並且是 Vivado 本身所基於的腳本語言。Vivado的所有基礎功能都可以通過 TCL 腳本來調用和控制。
設備支持
編輯Vivado 支持 Xilinx 的7-系列及所有更加新的設備（UltraScale 和 UltraScale+ 系列）。[3]若需要使用 Xilinx 的舊設備開發，則需要使用已經停止更新的 Xilinx ISE 軟體。
參考文獻
編輯- ^ Xilinx Inc, Form 8-K, Current Report, Filing Date Apr 25, 2012. secdatabase.com. [May 6, 2018]. （原始內容存檔於2022-03-25）.
- ^ Release Notes • Vivado Design Suite User Guide （頁面存檔備份，存於網際網路檔案館）, Xilinx
- ^ 3.0 3.1 Vivado Design Suite and User Guide, Release Notes, Installation, and Licensing, UG973 (v2020.1) June, 3, 2020 （頁面存檔備份，存於網際網路檔案館）, Xilinx
- ^ Morris, Kevi. FPGAs Cool Off the Datacenter, Xilinx Heats Up the Race. Electronic Engineering Journal. 2014-11-18 [2020-08-30]. （原始內容存檔於2016-04-12）.
- ^ 5.0 5.1 Xilinx and its Ecosystem Demonstrate All Programmable and Smarter Vision Solutions at ISE 2015. 2015-02-04 [2020-08-30]. （原始內容存檔於2022-01-29）.
- ^ Xilinx Vivado Design Suite Now Available in WebPACK Edition. SAN JOSE: Design & Reuse. 2012-12-19 [2020-08-30]. （原始內容存檔於2020-07-20）.
- ^ Morris, Kevin. Xilinx vs. Altera, Calling the Action in the Greatest Semiconductor Rivalry. Electronic Engineering Journal. 2014-02-25 [2020-08-30]. （原始內容存檔於2017-04-28）.
- ^ Vivado Design Suite （頁面存檔備份，存於網際網路檔案館）, Xilinx Website
- ^ Vivado Design Suite （頁面存檔備份，存於網際網路檔案館）, First version released in 2012, Xilinx Downloads
- ^ Vivado Features （頁面存檔備份，存於網際網路檔案館）, Xilinx
- ^ Joselyn, Louise. The road to success is long and hard for eda start ups. New Electronics. 2013-12-10 [2020-08-30]. （原始內容存檔於2020-11-11）.
- ^ EDN. "The Vivado Design Suite accelerates programmable systems integration and implementation by up to 4X （頁面存檔備份，存於網際網路檔案館）." Jun 15, 2012. Retrieved Jun 25, 2013.
- ^ Clive Maxfield, EE Times. "WebPACK edition of Xilinx Vivado Design Suite now available （頁面存檔備份，存於網際網路檔案館）." Dec 20, 2012. Retrieved Jun 25, 2013.
- ^ Xilinx Accelerates Productivity for Zynq-7000 All Programmable SoCs with the Vivado Design Suite 2014.3, SDK, and New UltraFast Embedded Design Methodology Guide （頁面存檔備份，存於網際網路檔案館）, SAN JOSE, Oct. 8, 2014, Design & Reuse
- ^ Vivado Design Suite 2014.1 Increases Productivity with Automation of UltraFast Design Methodology and OpenCL Hardware Acceleration. Market Watch. 2014-04-16 [2020-08-30]. （原始內容存檔於2017-04-24）.
- ^ Maxfield, Clive. Free High-Level Synthesis Guide for S/W Engineers. EE Times. 2013-07-26 [2020-08-30]. （原始內容存檔於2017-09-08）.
- ^ Wilson, Richard. How to make slow software run quicker. Electronics Weekly. 2014-05-27 [2020-08-30]. （原始內容存檔於2015-09-24）.
- ^ 18.0 18.1 Morris, Kevin. Viva Vivado!, Xilinx Tunes-Up Tools. Electronic Engineering Journal. 2014-05-06 [2020-08-30]. （原始內容存檔於2017-04-23）.
- ^ Wilson, Richard. Xilinx, MathWorks and National Instruments work on high-level FPGA design. Electronics Weekly. 2013-09-11 [2020-08-30]. （原始內容存檔於2015-09-24）.