第三代双倍资料率同步动态随机存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,一般称为DDR3 SDRAM),是一种存储器规格。它属于SDRAM家族的存储器产品,提供相较于DDR2 SDRAM更高的运行性能与更低的电压,是DDR2 SDRAM(四倍资料率同步动态随机存储器)的后继者(增加至八倍)。

DDR3 SDRAM
研发商JEDEC
类型SDRAM
发布日期2007年 (2007)
前代机种DDR2 SDRAM
后继机种DDR4 SDRAM

DDR3 SDRAM技术概论

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4条G.SKILL牌DDR3
 
笔记本电脑用SO-DIMM DDR3 1333MHz

DDR3 SDRAM为了更省电、传输效率更快,使用SSTL 15I/O接口,运作I/O电压是1.5V,采用CSPFBGA封装方式包装,除了延续DDR2 SDRAM的ODTOCDPosted CASAL控制方式外,另外新增更为精进的CWDResetZQSRTPASR功能。

CWD是作为写入延迟之用,Reset提供超省电功能的命令,可以让DDR3 SDRAM存储器颗粒电路停止运作、进入超省电待命模式,ZQ则是一个新增的终端电阻校准功能,新增这个线路脚位提供了ODCE(On Die Calibration Engine)用来校准ODT(On Die Termination)内部终端电阻,新增SRT(Self-Reflash Temperature)可编程温度控制存储器主频功能,SRT的加入让存储器颗粒在温度、主频和电源管理上进行优化,可以说在存储器内,就做了电源管理的功能,同时让存储器颗粒的稳定度也大为提升,确保存储器颗粒不致于工作主频过高导致烧毁的状况,同时DDR3 SDRAM还加入PASR(Partial Array Self-Refresh)局部Bank刷新的功能,可以说针对整个存储器Bank做更有效的资料读写以达到省电功效。

与DDR2的不同之处
  1. 逻辑Bank数量,DDR2 SDRAM中有4Bank和8Bank的设计,目的就是为了应对未来大容量芯片的需求。而DDR3将从2GB容量起步,因此起始的逻辑Bank就是8个,另外还为未来的16个逻辑Bank做好准备。
  2. 封装(Packages),DDR3由于新增一些功能,所以在引脚方面会有所增加,8bit芯片采用78球FBGA封装,16bit芯片采用96球FBGA封装,而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是环保封装,不能含有任何有害物质。
  3. 突发长度(BL,Burst Length),由于DDR3的预取为8bit,所以突发传输周期(BL,Burst Length)也固定为8,而对于DDR2和早期的DDR架构的系统,BL=4也是常用的,DDR3为此增加一个4-bit Burst Chop(突发突变)模式,即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输,届时可透过A12位址线来控制这一突发模式。而且需要指出的是,任何突发中断操作都将在DDR3存储器中予以禁止,且不予支持,取而代之的是更灵活的突发传输控制(如4bit顺序突发)。
  4. 寻址时序(Timing),就像DDR2从DDR转变而来后延迟周期数增加一样,DDR3的CL周期也将比DDR2有所提升。DDR2的CL范围一般在2至6之间,而DDR3则在6至11之间,且附加延迟(AL)的设计也有所变化。DDR2时AL的范围是0至4,而DDR3时AL有三种选项,分别是0、CL-1和CL-2。另外,DDR3还新增加一个时序参数──写入延迟(CWD),这一参数将根据具体的工作频率而定。
  5. 新增功能──重置(Reset),重置是DDR3新增的一项重要功能,并为此专门准备一个引脚。DRAM业界很早以前就要求增加这一功能,如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当重置命令有效时,DDR3存储器将停止所有的操作,并切换至最少量活动的状态,以节约电力。在重置期间,DDR3存储器将关闭内在的大部分功能,所有数据接收与发送器都将关闭、所有内部的程序设备将复位,DLL(延迟锁相环路)与时钟电路将停止工作,而且不理睬数据总线上的任何动静。这样一来,将使DDR3达到最节省电力的目的。
  6. 新增功能──ZQ校准,ZQ也是一个新增的脚,在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚透过一个命令集,经由片上校准引擎(ODCE,On-Die Calibration Engine)来自动校验数据输出驱动器导通电阻与终结电阻器(ODT,On-Die Termination)的终结电阻值。当系统发出这一指令之后,将用相对应的时钟周期(在加电与初始化之后用512个时钟周期,在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期)对导通电阻和ODT电阻进行重新校准。

JEDEC 标准模块

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标准名称 I/O总线时钟
(MHz)
周期
(ns)
内存时钟
(MHz)
数据速率
(MT/s)
传输方式 模块名称 极限传输率
(GB/s)
比特宽
(比特)
DDR3-800 400 10 100 800 并行传输 PC3-6400 6.4 64
DDR3-1066 533  7  133  1066  PC3-8500 8 
DDR3-1333 666  6 166  1333  PC3-10600 10 
DDR3-1600 800 5 200 1600 PC3-12800 12.8
DDR3-1866 933  4  233  1866  PC3-14900 14 
DDR3-2133 1066  3  266  2133  PC3-17000 17 
DDR3-2400 1200 300 2400 PC3-19200 19.2
DDR3-2666 1333  333  2666  PC3-21333 21 

DDR3 SDRAM在存储器模块上,针对台式机开发出240pin DIMM模块、在笔记本电脑则是204pin SO-DIMM,更高的运作主频还有DDR3-1800、DDR3-2000、DDR3-2133和DDR3-2200四种。

SPD芯片

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所有基于JEDEC规范的DDR3内存模块都会配备SPD(serial presence detect)芯片,该芯片EEPROM存储于SMbus之上,其中包括内存模块将提供给系统的容量以及模块特征信息,包括电压,因此系统就能够借此固件信息兼容支持最新的DDR3L内存模块。

2010年7月26日,JEDEC发布DDR3L标准。[1]

DDR3的电压为1.5V,而DDR3L的电压为1.35V,存储器模块上会标记为PC3L。DDR3U的电压为1.25V,标记为PC3U。低电压RAM的用电量较少,但性能会弱于标压DDR3,主要用于笔记本电脑Skylake微架构与更新的CPU。

DDR3L内存的SPD芯片里包含支持电压的数据,可根据主板内存插槽的支持自适应1.5V或者1.35V的工作电压。理论上2011年发布的Sandy Bridge与2010年发布的Calpella平台的1.5V内存插槽也能识别支持DDR3L内存条。但是,只有在2012年发布的Ivy Bridge或2013年发布的Haswell平台上,DDR3L内存条才能工作于1.35V电压。[2]

参见

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参考资料

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