控制汇流排

控制汇流排（英语：Control Bus），是一种（部分）电脑汇流排，在电脑内部里，中央处理器使用它来与其他装置沟通。当中央处理器正与位址汇流排上搭载资讯所指的装置沟通，而数据汇流排搭载著要被处理的数据，控制汇流排则是搭载著中央处理器发出的命令和装置所回应的状态信号，举例来说，假如数据想要被读取或写入装置，相对应的讯号线（读取或写入）将被致能（逻辑零）。

讯号线

在控制汇流排上有著不同数量与型式的讯号线，但对微处理器来说，它们是有共通性的基本讯号线，例如：

• 读取（${\overline {R}}{\overline {D}}$）。一条讯号线，当此讯号线被致能时（逻辑零），代表中央处理器要读取指定的装置。
• 写入（${\overline {W}}{\overline {R}}$）。一位信号线，当此信号有效时（逻辑零），表示CPU要写入目标设备。
• 数据长度指示（${\overline {E}}$）。一组信号线，表示数据的长度（8，16，32，64字节）

RD和WR信号控制着对内存的读写，避免总线竞争。

还有一些其他的和微处理器相关的信号线设计，例如：

• 传输 ACK（"acknowledgement"）。传送数据正确送达的确认信息。
• 总线请求（BR, BREQ 或 BRQ）。表明发出该请求信号的设备要使用（数据）总线。
• 总线允许（BG 或 BGRT）。表明CPU允许接收到信号的设备使用总线。
• 中断请求（IRQ）。低优先级设备请求CPU中断。
• 时钟信号。用于CPU和设备间的时钟同步。

• 重置信号。如果信号有效，CPU会进行硬重启。

拥有不止一个外部总线控制器的系统还会有更多的总线信号，用来控制不同的总线控制器对地址总线的访问，避免地址总线上的总线竞争。

外部链接

• Definition （页面存档备份，存于互联网档案馆） by Webopedia.
• Computer system organization at the University of California, Riverside.