控制匯流排

控制匯流排（英語：Control Bus），是一種（部分）電腦匯流排，在電腦內部裏，中央處理器使用它來與其他裝置溝通。當中央處理器正與位址匯流排上搭載資訊所指的裝置溝通，而數據匯流排搭載着要被處理的數據，控制匯流排則是搭載着中央處理器發出的命令和裝置所回應的狀態信號，舉例來說，假如數據想要被讀取或寫入裝置，相對應的訊號線（讀取或寫入）將被致能（邏輯零）。

訊號線

在控制匯流排上有着不同數量與型式的訊號線，但對微處理器來說，它們是有共通性的基本訊號線，例如：

• 讀取（${\overline {R}}{\overline {D}}$）。一條訊號線，當此訊號線被致能時（邏輯零），代表中央處理器要讀取指定的裝置。
• 寫入（${\overline {W}}{\overline {R}}$）。一位信號線，當此信號有效時（邏輯零），表示CPU要寫入目標設備。
• 數據長度指示（${\overline {E}}$）。一組信號線，表示數據的長度（8，16，32，64位元組）

RD和WR信號控制着對內存的讀寫，避免總線競爭。

還有一些其他的和微處理器相關的信號線設計，例如：

• 傳輸 ACK（"acknowledgement"）。傳送數據正確送達的確認信息。
• 總線請求（BR, BREQ 或 BRQ）。表明發出該請求信號的設備要使用（數據）總線。
• 總線允許（BG 或 BGRT）。表明CPU允許接收到信號的設備使用總線。
• 中斷請求（IRQ）。低優先級設備請求CPU中斷。
• 時鐘信號。用於CPU和設備間的時鐘同步。

• 重置信號。如果信號有效，CPU會進行硬重啟。

擁有不止一個外部總線控制器的系統還會有更多的總線信號，用來控制不同的總線控制器對地址總線的訪問，避免地址總線上的總線競爭。

外部連結

• Definition （頁面存檔備份，存於互聯網檔案館） by Webopedia.
• Computer system organization at the University of California, Riverside.